富士通将面向ASIC及COT业务（customer owned tooling：半导体代工业务）等用户，于2006年10月起提供可以进行统计性时序分析的设计环境。使用统计性时序分析的设计流程方面，虽然此前美国IBM一直积极倡导，但向实际ASIC/COT业务用户提供设计环境，富士通此次尚属首例。
此次提供的系统为使用现有时序分析工具（STA：static timing analyzer）的设计流程的扩展。对于在使用STA的时序分析中成为NG的路径（基本上是关键路径），使用统计性时序分析工具（SSTA：statistical static timing analyzer）进行再次分析。目的是将基于现有STA的流程中出现过剩设计余量（也就是所谓的最差情况模型）中的路径，使用SSTA再次分析，以实现适当的设计余量。
时序优化的工时减少30％
通过使用SSTA，可进行考虑晶体管生产时的误差的时序分析，从而可削减过剩余量。削减量根据对象设计而不同，不过通过削减过剩设计余量，90nm工艺芯片约可提高工作速度6％。另外，由于不需要进行无实际意义的优化作业，约可以减少时序优化工时约30％。
富士通此前刚发表了在微处理器设计中使用SSTA的案例。其中，SSTA主要用于成品率预测。微处理器按照速度等级提供产品，关于成品率的考虑方法与ASIC及COT业务完全不同。此次，为将过剩余量修改为适当余量将使用SSTA。用户所关心的品质及成品率方面，“可以保证使用SSTA也不会有影响”（该公司）。
富士通将首先向90nm和65nm工艺生产的ASIC及COT用户（包括公司内部用户）及特约经售商提供此次使用SSTA的设计环境。另外，此次的设计环境中还嵌入了富士通VLSI和富士通研究所共同开发的SSTA和美国Anova Solutions公司的统计性时序模型制作工具“Anova Suite”。而且，Anova Suite基本是由富士通使用，用户将使用其输出的SSTA用资料库。
Anova于7月10日发表了“和富士通共同开发Anova Suite等”的消息。Anova是2004年成立的新兴企业，创办者是电流源模型“ECSM（Effective Current Source Model）”等的开发者，时序分析实力较强。据Anova介绍，预定在年底前发表OPC关系。
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